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Logic Synthesis and SOC Prototyping: RTL Design using VHDL 著者: Vaibbhav Taraate 出版 Springer. 以下のデジタルおよびeTextbook ISBNs: Logic Synthesis and SOC Prototyping : 9789811513145, 9811513147 および 印刷版のISBNは 9789811513138, 9811513139. VitalSource でデジタル化することで、印刷に比べて最大 80% 節約できます。
